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为手持装置寻找微缩外形尺寸的PCBA元件整合技术

发布时间 :2017-12-04 10:55 阅读 : 来源 :技术文章责任编辑 :深圳宏力捷PCBA部
新一代行动电话和智能手机/PDA已经取代电脑成为电子产业的先进技术推动力。仅此一部份的出货量,在2007年就达到了1.2亿部。本文将探讨推动实现此一高度成长背后的先进技术。为满足下一代设备不断变化的外形尺寸和性能要求,PCB设计师必须充分利用最先进的半导体设计、封装和连接技术。
 
标淮的智能手机采用了大量IC,包括微波RF元件、记忆体、电源管理IC到数位讯号处理器和可再编程主处理器。这些智能手机具备影像感测器和影像处理器,能提供静态/视讯摄影功能,以及用于一般手机功能的音讯处理器、MP3、显示驱动器、LED驱动器和影像显示器等。
 
对目前的手机来说,要在紧密的PCB上,将多颗IC进行合理的布局布线是一项艰难的工作。事实上,若这些IC均为独立封装,那么,要在小尺寸的PCB上放置这些IC是不可能的。要有效实现各种功能,须仰赖半导体元件技术在某种程度上的完全整合,但这在目前是不可能实现的。为克服这个障碍,PCB设计师求助于系统级封装(SiP)、3D IC堆迭技术以及晶圆级封装技术以实现手机的小型化,特别是针对RF功能。
 
或许,在RF功能设计中,最具挑战性的工作是让所有的无线系统正确地工作,当他们置于越来越紧密的手机中且紧密靠近时,不会相互干扰。在设计RF时,测试、封装和可靠性提出了严峻的设计挑战。
 
构成蜂巢式无线电功能的各种主动和被动元件,无法实现完全‘单晶片’设计。一个更有效的方法是将每个RF子系统分割成多晶片模组,或称为SiP。这种做法简化了手机的PCBA组装,因为无需单独对晶片进行测试以及对每个无线设备进行调节:他们在手机PCBA组装时都是以成品子系统的形式出现的。
 
SiP可透过几种方式产生。其中一种方式是将分离的电容和电阻元件放到基板上,然后用讯号路径线来实现螺旋电感。然后,将半导体元件透过单独封装、覆晶封装或连接线焊接到基板上,在某些情况下可利用连接线焊接或者覆晶片连接,抑或两者结合起来实现硅晶片层迭。所使用的基板材料可能包括FR4、BT内建结构和其他薄板。
 
在其他方法中,硅晶片堆迭用在GPS接收器SiP中以减少外形尺寸。对于收发器SiP,接收器IC与发送器IC分隔以提高隔离度。透过在SiP基板中嵌入电容和电阻,可以将被动元件放到IC下面,以减少SiP尺寸。透过最小化寄生元件可改善电气性能,并可配置薄的空心层迭基板以进一步减小实际尺寸,从而在缩减模组垂直高度同时减少不良的寄生负载。
 
然而,微波RFIC裸晶的测试会受到探针、焊线等负载的影响。当在晶圆上进行探测时,裸晶并不具备与手机中相同的负载电路。同样,当用焊接线将裸晶连接到SiP时,负载将产生改变。即使将封装后的硅晶片放入插座(socket)中,也将承受与插座接触器接触时的负载变化。这种变化将导致必须对RF SiP进行重新微调。
 
为解决此一问题,业界已开发出新的技术,利用这些技术,能在不采用传统插座情况下,对裸晶进行全面测试,如Tessera公司的PILR技术。该技术是由一个薄的基板与一个用于外部连接之蚀刻镀镍/金的铜柱组成。由于这些柱子是由铜片蚀刻而成,因此它们之间具有很高的共面度,加上材料相容,可在晶片测试中用作为无接触点插座。
 
由于镀镍/金的铜柱与PCB直接接触,没有插座的接触点,因此元件的性能表现与用于最终的电路一样。这将大幅减少代价高昂的返工问题以及对完工的SiP或手机进行调整。同时,使用蚀刻铜柱还允许PCB设计师能比传统焊球更精细地调整间距,让晶片外形尺寸更适合SiP模组。
 
图1:使用Tessera公司Shellcase技术在晶圆级建构光学元件。
图1:使用Tessera公司Shellcase技术在晶圆级建构光学元件。
 
图2:PCB设计师可建构一种‘T’型连接,以实现堆迭晶片的边缘连接。
图2:PCB设计师可建构一种‘T’型连接,以实现堆迭晶片的边缘连接。
 
图3:与传统球闸堆迭技术(左)相较,采用PILR技术(左)封装层迭(PoP)堆迭元件允许微调相对高度以减小外形尺寸,封装高度最多可减小50%。
图3:与传统球闸堆迭技术(左)相较,采用PILR技术(左)封装层迭(PoP)堆迭元件允许微调相对高度以减小外形尺寸,封装高度最多可减小50%。
 
3D IC堆迭
另外一种实现小尺寸要求的方法是3D IC堆迭。像基频处理器和主处理器这类数位处理器通常与记忆体共同在封装层迭(PoP)结构中进行堆迭。这不仅节省PCB上IC的佔用空间,还能增加讯号传输路径的密度,同时大幅减少必须在PCB上传递的讯号。
 
从手机制造商的角度来看,由于可以配置一系列的处理器和记忆体以共用某个PCB区域,PoP堆迭也提供了一种改变手机功能组合的简单方法。例如,苹果公司第一批iPhone手机就提供了4GB和8GB记忆体配置。这是透过堆迭封装多颗快闪记忆体所实现的。其中8GB的型号具有两种NAND快闪记忆体堆迭封装,而4GB型号的手机只有一种堆迭封装形式。
 
晶圆级封装是另外一种选择。记忆体裸晶通常以多晶片单元的形式进行堆迭与封装。运用焊接线将堆迭中每个裸晶互连到封装接脚的实现成本非常高。而WLP提供了一种具成本效益的替代方案,它具有更高密度的容量。例如,利用Tessera公司Shellcase技术的一种改进制程,PCB设计师可建构一种‘T’型连接,以实现堆迭晶片的边缘连接。第二种方法是使用晶圆过孔实现互连。这两种方法都提供了非常高密度的垂直记忆体堆迭,间距仅30微米,解决了生产能力低落及焊接线的返工问题,因为在晶圆级,裸晶就已焊接好了。
 
晶圆级的光学问题
相机模组同样受益于堆迭技术。在手机中,相机模组所佔面积很大。WLP能在晶圆级实现更高整合的特性可减少整体尺寸和成本,但仍然提供向下一代电话设计和开发转移的可扩展性。利用WLP技术,可同时在一片晶圆片上制造数以千计的镜头,并且在晶圆级实现校正和焊接,以制造相机的光学元件,从而避免必须在相机模组制造时进行手动对焦的问题,并降低了成本。
 
Tessera公司的另一种OptiML技术已用于影像感测器的晶片封装,它主要采用Tessera公司的Shellcase晶圆级腔体技术进行封装。然后,利用晶圆级镜头堆迭技术建构一个完全为相机模组的晶圆。这些模组随后会被分割,以产生可用于表面黏着的独立相机模组。整个过程都是在无尘室中于晶圆上完成的。
 
可靠性
随着焊球封装技术朝更精细方向发展,维持可靠性所带来的挑战也愈来愈大。更小的焊球间距意味着每个连接的更小表面积,相较于采用更大焊球、具有更宽松间距的情况,这反过来会将机械应力集中到更小的面积上。
 
相较于更大的焊球间距,更小的焊球也意味着较低的恢复力,这意味着可以很容易地扩散到更多的间距中,而不会产生故障。衰退与热周期会对焊接点产生机械应力。如果不对封装/焊料接合之处进行恰当的工程处理,焊接点会断裂。
 
传统的晶片封装使用的解决方法包括在表面黏着元件下使用底部填充技术(underfill)。但是,精细的间距使其难以将底部填充材料注入,其黏性将使得在使用精细间距的焊接时,很难让材料在封装上的焊球之间流过。
 
一种替代方法是使用CSP,它在封装内部利用了相容的裸晶连接黏合剂层。这个相容层吸收了机械应力,因而确保了可靠性。
 
在PoP方法中,元件是在硅晶片封装后进行堆迭的,这样就可以在制程的后期进行元件结构选择。根据所使用的不同封装类型,PoP堆迭可能比晶片堆迭厚很多,而且更重。例如,由于厚度/重量以及抗冲击等限制,标淮塑胶模BGA封装晶片就不适合手机中的两层堆迭封装。
 
更先进的堆迭封装使用立柱(post)而非焊球,可以在PoP堆迭中实现更薄的外形尺寸并减轻重量。因为柱能设定特定设计所需要高度,有助于缩小外形尺寸。
 
本文小结
材料清单(BOM)和PCBA组装成本最终将影响手机的成本。大量使用高度整合的SiP、PoP以及晶片级封装可协助降低PCBA组装时间,以减少成本。此外,由于减少了元件数量和需要在PCB上传送的讯号,因此,使用堆迭晶片和SiP还能减少PCB面积和布线层数。在系统PCB上节省面积和布线的层数可降低BOM成本,同时减少元件数量,并降低PCBA组装成本和提高产量。


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